1 概述

　　1.1 FPGA的特點及其發展趨勢

　　嵌入式系統是一個(gè)面向應用、技(jì)術(shù)密集、資金密集、高(gāo)度分散、不可(kě)壟斷的産業，随着各個(gè)領域應用需求的多(duō)樣化，嵌入式設計(jì)技(jì)術(shù)和(hé)芯片技(jì)術(shù)也經曆着一次又一次的革新。雖然ASIC的成本很(hěn)低(dī)，但(dàn)設計(jì)周期長、投入費用高(gāo)、風險較大(dà)，而可(kě)編程邏輯器(qì)件（Programmable Logical Device）設計(jì)靈活、功能強大(dà)，尤其是高(gāo)密度現場(chǎng)可(kě)編程邏輯器(qì)件（Field Programmable Gate Array）其設計(jì)性能已完全能夠與ASIC媲美，而且由于FPGA的逐步普及，其性能價格比已足以與ASIC抗衡。因此，FPGA在嵌入式系統設計(jì)領域已占據着越來(lái)越重要的地位。

　　FPGA的基本結構由以下幾個(gè)部分構成：

　　Ø 可(kě)編程邏輯功能模塊CLB（Configurable Logic Blocks）

　　Ø 可(kě)編程輸入輸出模塊IOB（Input/Output Blocks）

　　Ø 可(kě)編程內(nèi)部互連資源PI（Programmable Interconnection）

　　随着工藝的進步和(hé)應用系統需求

，一般在FPGA中還(hái)包含以下可(kě)選資源：

　　Ø 存儲器(qì)資源（Block RAM和(hé)Select RAM）

　　Ø 數(shù)字時(shí)鍾管理(lǐ)單元（分頻/倍頻、數(shù)字延遲）

　　Ø I/O多(duō)電(diàn)平标準兼容（Select I/O）

　　Ø 算(suàn)數(shù)運算(suàn)單元（乘法器(qì)、加法器(qì)）

　　Ø 特殊功能模塊（MAC等硬IP核）

　　Ø 微處理(lǐ)器(qì)（PPC405等硬處理(lǐ)器(qì)）

　　以FPGA為(wèi)核心的PLD産品是近幾年集成電(diàn)路中發展得(de)最快的産品。随着FPGA性能的高(gāo)速發展和(hé)設計(jì)人(rén)員自身能力的提高(gāo)，FPGA将進一步擴大(dà)可(kě)編程芯片的領地，将複雜專用芯片擠向高(gāo)端和(hé)超複雜應用。目前FPGA的發展趨勢主要體(tǐ)現在以下幾個(gè)方面：

　　Ø 向更高(gāo)密度、更大(dà)容量的千萬門(mén)系統級方向邁進

　　Ø 向低(dī)成本、低(dī)電(diàn)壓、微功耗、微封裝和(hé)綠色化發展

　　Ø IP資源複用理(lǐ)念将得(de)到普遍認同并成為(wèi)主要設計(jì)方式

　　Ø MCU、DSP、MPU等嵌入式處理(lǐ)器(qì)IP将成為(wèi)FPGA應用的核心

　　随着處理(lǐ)器(qì)以IP的形式嵌入到FPGA中，ASIC和(hé)FPGA之間(jiān)的界限将越來(lái)越模糊，未來(lái)的某些(xiē)電(diàn)路版上(shàng)可(kě)能隻有(yǒu)這兩部分電(diàn)路：模拟部分（包括電(diàn)源）和(hé)一塊FPGA芯片，最多(duō)還(hái)有(yǒu)一些(xiē)大(dà)容量的存儲器(qì)。Xilinx等公司最新一代FPGA：Spartan II/E、Virtex II Pro及其相關IP Core的推出，使我們有(yǒu)理(lǐ)由相信，可(kě)編程片上(shàng)系統（System on Programmable Chip）的時(shí)代已經離我們不遠了。

　　1.2可(kě)編程片上(shàng)系統（SOPC）的基本特征

　　可(kě)編程片上(shàng)系統（SOPC）是一種特殊的嵌入式系統：首先它是片上(shàng)系統（SOC），即由單個(gè)芯片完成整個(gè)系統的主要邏輯功能；其次，它是可(kě)編程系統，具有(yǒu)靈活的設計(jì)方式，可(kě)裁減、可(kě)擴充、可(kě)升級，并具備軟硬件在系統可(kě)編程的功能。

　　SOPC結合了SOC和(hé)FPGA各自的優點，一般具備以下基本特征：

　　Ø 至少(shǎo)包含一個(gè)嵌入式處理(lǐ)器(qì)內(nèi)核

　　Ø 具有(yǒu)小(xiǎo)容量片內(nèi)高(gāo)速RAM資源

　　Ø 豐富的IP Core資源可(kě)供選擇

　　Ø 足夠的片上(shàng)可(kě)編程邏輯資源

　　Ø 處理(lǐ)器(qì)調試接口和(hé)FPGA編程接口

　　Ø 可(kě)能包含部分可(kě)編程模拟電(diàn)路

　　Ø 單芯片、低(dī)功耗、微封裝

　　SOPC設計(jì)技(jì)術(shù)實際上(shàng)涵蓋了嵌入式系統設計(jì)技(jì)術(shù)的全部內(nèi)容，除了以處理(lǐ)器(qì)和(hé)實時(shí)多(duō)任務操作(zuò)系統（RTOS）為(wèi)中心的軟件設計(jì)技(jì)術(shù)、以PCB和(hé)信号完整性分析為(wèi)基礎的高(gāo)速電(diàn)路設計(jì)技(jì)術(shù)以外，SOPC還(hái)涉及目前以引起普遍關注的軟硬件協同設計(jì)技(jì)術(shù)。由于SOPC的主要邏輯設計(jì)是在可(kě)編程邏輯器(qì)件內(nèi)部進行(xíng)，而BGA封裝已被廣泛應用在微封裝領域中，傳統的調試設備，如：邏輯分析儀和(hé)數(shù)字示波器(qì)，已很(hěn)難進行(xíng)直接測試分析，因此，必将對以仿真技(jì)術(shù)為(wèi)基礎的軟硬件協同設計(jì)技(jì)術(shù)提出更高(gāo)的要求。同時(shí)，新的調試技(jì)術(shù)也已不斷湧現出來(lái)，如Xilinx公司的片內(nèi)邏輯分析儀Chip Scope ILA就是一種價廉物美的片內(nèi)實時(shí)調試工具。

　　2 IP資源複用理(lǐ)念與IP Core設計(jì)

　　2.1 IP資源複用理(lǐ)念

　　由于芯片設計(jì)的複雜性和(hé)産品面市時(shí)間(jiān)對于保證終端市場(chǎng)的成功率至關重要，設計(jì)師(shī)不斷尋求縮短(duǎn)設計(jì)周期的方法，以及更有(yǒu)效的設計(jì)方式。随着我們步入系統級芯片時(shí)代，利用IP內(nèi)核和(hé)可(kě)編程邏輯進行(xíng)設計(jì)複用顯得(de)日趨重要。　　

　　IP資源複用（IP Reuse）是指在集成電(diàn)路設計(jì)過程中，通(tōng)過繼承、共享或購買所需的智力産權內(nèi)核，然後再利用EDA工具進行(xíng)設計(jì)、綜合和(hé)驗證，從而加速流片設計(jì)過程，降低(dī)開(kāi)發風險。IP Reuse已逐漸成為(wèi)現代集成電(diàn)路設計(jì)的重要手段，在日新月異的各種應用需求面前，超大(dà)規模集成電(diàn)路設計(jì)時(shí)代正步入一個(gè)IP整合的時(shí)代。

　　IP Reuse不僅僅應用于專用集成電(diàn)路設計(jì)，對基于FPGA的嵌入式系統設計(jì)領域而言，更是具有(yǒu)舉足輕重的地位。FPGA在采用IP內(nèi)核方面走在了市場(chǎng)的前面，其原因有(yǒu)以下幾個(gè)方面：

　　Ø FPGA具有(yǒu)極高(gāo)的靈活性和(hé)面市時(shí)間(jiān)短(duǎn)的特點，這使得(de)多(duō)項設計(jì)叠代可(kě)以在數(shù)小(xiǎo)時(shí)而不是數(shù)周內(nèi)完成

　　Ø 由于FPGA密度達到了百萬門(mén)甚至是千萬門(mén)，越來(lái)越多(duō)的設計(jì)師(shī)傾向于使用IP內(nèi)核保持和(hé)提高(gāo)産品的産量

　　Ø 可(kě)編程邏輯價格低(dī)廉，可(kě)以作(zuò)為(wèi)切實可(kě)行(xíng)的生(shēng)産工具以及最佳原型設計(jì)，而且不許要昂貴的EDA設計(jì)工具，大(dà)大(dà)降低(dī)了設計(jì)門(mén)檻

　　2.2 IP Core設計(jì)方法：編碼風格與項目模闆

　　IP Cor

e是IP Reuse的載體(tǐ)和(hé)核心內(nèi)容，基于應用需求、規範協議和(hé)行(xíng)業标準的不同，IP Core的內(nèi)容也是千差萬别的。但(dàn)是，為(wèi)了使IP Core易于訪問和(hé)易于集成，其設計(jì)必須遵循一定的規範和(hé)準則。

　　在IP Core的開(kāi)發方面，許多(duō)開(kāi)放性的團體(tǐ)都付出了巨大(dà)的努力來(lái)推動各種IP Core的開(kāi)發和(hé)IP Reuse理(lǐ)念的推廣，其中比較著名的是Open Cores開(kāi)發組織(http://www.opencores.org)。他們不僅開(kāi)發了許多(duō)開(kāi)放源代碼的IP Core，涵蓋了處理(lǐ)器(qì)IP、處理(lǐ)器(qì)外設控制(zhì)器(qì)IP、算(suàn)術(shù)運算(suàn)單元IP、DSP算(suàn)法IP等方面，而且編寫了詳細的IP Core編碼風格和(hé)項目模闆，并倡導了一種總線标準wishbone，用于規範各種IP Core的接口标準。國內(nèi)開(kāi)放性團體(tǐ)IP Core開(kāi)發小(xiǎo)組(http://www.IPcore.com.cn)也在IP Core開(kāi)發和(hé)IP Reuse理(lǐ)念的推廣和(hé)普及方面進行(xíng)了不懈的努力。

　　編碼風格（Coding Style）是基于HDL的IP Core源碼編寫的指導性文檔，其可(kě)讀性直接關系到IP Core的易于訪問和(hé)易于集成性。編碼風格一般包含幾個(gè)方面的約定：文件頭和(hé)版本說明(míng)、聯機注釋、命名規則、可(kě)綜合編碼等。

　　項目模闆則規定了完成一個(gè)IP Core設計(jì)包含的主要內(nèi)容及所需提供的文檔，項目模闆內(nèi)容及其文檔直接關系到IP Core的易于集成特性，一個(gè)IP Core必須是完整的、經過全面驗證的，才能順利地集成到應用項目中去。項目模闆一般包含幾個(gè)方面的內(nèi)容：項目定義、接口說明(míng)、系統結構和(hé)模塊、設計(jì)文檔說明(míng)、測試驗證報告、約束和(hé)實現、版本說明(míng)、試用評價以及參考文獻等。

　　編碼風格和(hé)項目模闆詳細文檔的英文版和(hé)中文版可(kě)分别從上(shàng)述兩個(gè)網站(zhàn)獲得(de)。

　　2.3 IP Core驗證：仿真、測試與評估闆

　　IP Core設計(jì)在完成編碼階段以後，對其功能的測試驗證是一項非常重要的內(nèi)容，因為(wèi)這直接關系到IP Core資源的可(kě)用性。僅僅通(tōng)過功能仿真、時(shí)序仿真和(hé)測試向量驗證的IP Core是不完備的，它必須通(tōng)過實際系統的驗證。國際上(shàng)各大(dà)公司通(tōng)常采用的辦法是評估闆驗證，也即構建一個(gè)與實際系統IP Core應用一緻的硬件環境，通(tōng)過下載FPGA配置使其具備相應的邏輯功能，并進行(xíng)實物仿真。

　　另外，由于IP Core的許可(kě)成本較高(gāo)，用戶也通(tōng)常希望在購買IP Core之前，對其功能進行(xíng)充分的驗證以确定是否适合于目标系統，從而降低(dī)投資風險，（當然，內(nèi)核和(hé)源代碼的知識産權是加了保護措施的），Xilinx公司的Sing Once和(hé)Altera公司的Open Core均提供了這樣的平台。

　　Xilinx公司和(hé)Altera公司均提供了許多(duō)用于評估IP Core的FPGA評估闆，如USB、MAC、IEEE1394等等。許多(duō)第三方設計(jì)中心，如Insight，還(hái)開(kāi)發了用于SOPC系統集成的Virtex II MicroBlaze評估闆和(hé)Virtex II Pro PPC405評估闆等等。Xilinx FPGA的國內(nèi)專業設計(jì)公司長沙依元素科技(jì)(http://www.eestd.com)還(hái)開(kāi)發了用于測評各類基本IP Core以及學習培訓用途的數(shù)字刀劍®系列 (DigitalSword® Series Kit)評估闆，如圖1所示，該系列評估闆提供了VGA、LCD、音(yīn)頻、鍵盤鼠标、串口、并口、USB Slave、I2C等電(diàn)平接口，并提供了标準擴展總線以及豐富的子闆功能模塊支持。

3 基于Xilinx FPGA的嵌入式系統設計(jì) 　　

　　3.1 FPGA基本開(kāi)發流程與開(kāi)發工具

　　FPGA基本開(kāi)發流程主要包括設計(jì)輸入（Design Entry）；設計(jì)仿真（Simulation）；設計(jì)綜合（Synthesize）；布局布線（Place & Route）；配置（Configuration）五個(gè)主要步驟。

　　設計(jì)輸入主要有(yǒu)原理(lǐ)圖輸入和(hé)HDL輸入兩種方式，一般開(kāi)發商都同時(shí)支持兩種輸入方式。有(yǒu)些(xiē)熟悉硬件設計(jì)的工程師(shī)開(kāi)始喜歡利用原理(lǐ)圖進行(xíng)設計(jì)，這種方法非常直觀，但(dàn)基于可(kě)移植性和(hé)規範化方面的考慮，絕大(dà)部分深入FPGA設計(jì)和(hé)ASIC設計(jì)的工程師(shī)最終都将統一到HDL平台上(shàng)來(lái)。

　　設計(jì)仿真包含功能仿真和(hé)時(shí)序仿真兩項主要內(nèi)容，功能仿真忽略了綜合和(hé)布局布線導緻的時(shí)延等因素，僅僅從邏輯上(shàng)進行(xíng)仿真，這對設計(jì)思路的驗證是有(yǒu)幫助的，但(dàn)必須通(tōng)過時(shí)序仿真作(zuò)進一步驗證，發現并修正時(shí)序問題。

　　設計(jì)綜合将HDL語言生(shēng)成用于布局布線的網表和(hé)相應的約束。綜合效果直接導緻設計(jì)的性能和(hé)邏輯門(mén)的利用效率，因此，許多(duō)可(kě)編程邏輯器(qì)件開(kāi)發商都

支持第三方綜合和(hé)仿真工具，著名的有(yǒu)：Synplicity、Synopsys和(hé)ModelSim等。

　　布局布線工具利用綜合生(shēng)成的網表，在FPGA內(nèi)部進行(xíng)布局布線，并生(shēng)成可(kě)用于配置的比特流文件。布局布線工具與可(kě)編程邏輯器(qì)件工藝及其布線資源密切相關，一般由可(kě)編程邏輯器(qì)件開(kāi)發商直接提供。

　　随着可(kě)編程邏輯器(qì)件容量的不斷增大(dà)和(hé)設計(jì)性能要求的不斷提高(gāo)，對傳統的FPGA開(kāi)發工具提出了挑戰。以Xilinx公司為(wèi)例，應IP Core開(kāi)發和(hé)集成的需要，開(kāi)發了IP Core使用工具Core Generator和(hé)IP Core包裝工具IP Capture；提供了模塊化設計(jì)工具Modular Design用于超大(dà)規模設計(jì)的團隊項目開(kāi)發；用片內(nèi)邏輯分析儀ChipScope ILA進行(xíng)片內(nèi)邏輯調試；Xpower則用于設計(jì)功耗分析并得(de)出相應的解決方案；還(hái)有(yǒu)System Generator結合Simulink甚至可(kě)以簡單地實現數(shù)字信号處理(lǐ)模型（如FIR濾波器(qì)和(hé)FFT等）的FPGA硬件實現。此外，一些(xiē)有(yǒu)争議的設計(jì)工具，如基于C語言的FPGA開(kāi)發工具DK1等為(wèi)超大(dà)容量FPGA設計(jì)和(hé)複雜邏輯設計(jì)提供了值得(de)嘗試的途徑。

　　3.2 處理(lǐ)器(qì)IP Core：Micro Blaze與PPC405

　　将處理(lǐ)器(qì)IP Core嵌入到可(kě)編程邏輯器(qì)件是基于FPGA的嵌入式系統設計(jì)的前提條件，目前，國內(nèi)外許多(duō)單位已成功的将51單片機、ARM和(hé)PPC等處理(lǐ)器(qì)內(nèi)核嵌入各種可(kě)編程邏輯器(qì)件并進行(xíng)了應用系統的設計(jì)，其中最著名的要數(shù)Xilinx公司的Micro Blaze和(hé)Altera公司的Nois了。Xilinx從Pico Blaze到Micro Blaze，再到PPC405，完成了從8位單片機到32位微處理(lǐ)器(qì)的逐步完善和(hé)性能提升。

　　Micro Blaze 是一個(gè)專門(mén)為(wèi)Xilinx FPGA優化的RISC嵌入式軟處理(lǐ)器(qì)，符合IBM Core Connect标準，能夠與PPC405系統無縫連接，Micro Blaze軟處理(lǐ)器(qì)內(nèi)核的結構如圖2所示，

它具備以下基本特征：

　　Ø 32個(gè)32bit通(tōng)用寄存器(qì)

　　Ø 硬件乘法器(qì)(僅限Virtex II系列)

　　Ø 32bit地址總線和(hé)32bit數(shù)據總線

　　Ø 三操作(zuò)數(shù)32bit指令字，兩種尋址模式

　　Ø 獨立的片內(nèi)程序32bit總線和(hé)數(shù)據總線

　　Ø 片內(nèi)總線遵循OPB(On-chip Peripheral Bus)标準

　　Ø 通(tōng)過LMB(Local Memory Bus)訪問片內(nèi)Block RAM

　　Micro Blaze是一個(gè)非常簡化，但(dàn)有(yǒu)具有(yǒu)較高(gāo)性能的軟處理(lǐ)器(qì)內(nèi)核，他可(kě)以在性價比很(hěn)高(gāo)的Spartan II(-E)系列FPGA上(shàng)實現，系統時(shí)鍾頻率為(wèi)75MHZ，僅占用400個(gè)Slice資源，相當于10萬門(mén)FPGA容量的三分之一，而10萬門(mén)的Spartan II系列FPGA的批量目标市場(chǎng)價格僅為(wèi)10美元左右，非常适合消費類嵌入式産品應用需求。

該處理(lǐ)器(qì)內(nèi)核具備以下基本特征：

　　Ø 32位、Harvard結構，300MHZ以上(shàng)工作(zuò)頻率

　　Ø 支持IBM Core Connect總線标準　　

　　Ø 符合PowerPC UISA标準

　　Ø 低(dī)功耗：0.9mW/MHZ

　　Ø 硬件乘法和(hé)除法單元

　　Ø 32個(gè)32bit通(tōng)用寄存器(qì)

　　Ø 16KB雙端口程序緩存

　　Ø 16KB雙端口數(shù)據緩存

　　Ø 內(nèi)存管理(lǐ)單元（MMU）支持

　　Ø 獨立的調試和(hé)跟蹤接口

　　PPC405硬處理(lǐ)器(qì)內(nèi)核性能上(shàng)與現有(yǒu)的EPPC Core完全一緻，含有(yǒu)PPC405 Core 的Virtex II Pro系列FPGA還(hái)附加了Gbit收發器(qì)和(hé)18×18硬件乘法器(qì)以及龐大(dà)的可(kě)編程邏輯資源，非常适合于通(tōng)信、圖像信号處理(lǐ)以及複雜應用系統的設計(jì)，并提供了更加靈活的設計(jì)模式。

　　3.3 基于Micro Blaze和(hé)PPC405 Core的SOPC軟硬件開(kāi)發

　　基于嵌入式處理(lǐ)器(qì)內(nèi)核的SOPC系統開(kāi)發是一個(gè)軟硬件協同設計(jì)的過程，一方面，它極大(dà)地提高(gāo)了系統設計(jì)的靈活性和(hé)快速的設計(jì)叠代周期，使整個(gè)開(kāi)發過程變得(de)更加

可(kě)控；另一方面，一些(xiē)新的調試和(hé)設計(jì)問題，如邏輯分析儀和(hé)數(shù)字示波器(qì)的接入等，對調試設備和(hé)調試手段提出了更高(gāo)的要求，為(wèi)了盡可(kě)能避免問題的産生(shēng)，要求有(yǒu)更好的設計(jì)工具和(hé)集成開(kāi)發環境，保證IP Core資源的可(kě)用性和(hé)設計(jì)實現的一緻性，讓設計(jì)工程師(shī)從煩瑣的內(nèi)部時(shí)序調試中解放出來(lái)。

　　Xilinx提供了針對Micro Blaze Core應用系統開(kāi)發的集成開(kāi)發環境MDK，該開(kāi)發環境包含了用于硬件描述和(hé)系統生(shēng)成的Platform Generator、用于軟件設計(jì)和(hé)編譯的Micro Blaze IDE，GDB調試可(kě)通(tōng)過FPGA配置JTAG接口進行(xíng)，無需任何附加的調試硬件，配合Foundation ISE4.2和(hé)FPGA目标闆即可(kě)進行(xíng)全功能開(kāi)發，MDK還(hái)包含了UART、GPIO、Watchdog、Timer/Counter、EMC和(hé)中斷控制(zhì)等基本處理(lǐ)器(qì)外設庫，用戶可(kě)以添加兼容OPB總線标準的任意IP Core。Insight和(hé)依元素科技(jì)均提供了功能全面的Micro Blaze Core評估工具。

　　PPC405 Core是一個(gè)高(gāo)性能的處理(lǐ)器(qì)內(nèi)核，它具有(yǒu)獨立于FPGA JTAG的調試端口和(hé)更加複雜的調試功能，我們甚至可(kě)以将基于PPC405 Core的SOPC調試直觀地理(lǐ)解為(wèi)基于IBM PPC405處理(lǐ)器(qì)和(hé)大(dà)容量FPGA的單闆機調試，隻不過這個(gè)單闆機無需進行(xíng)傳統的PCB設計(jì)和(hé)調試，設計(jì)叠代過程全部在計(jì)算(suàn)機上(shàng)進行(xíng)。PPC405 Core的軟件集成開(kāi)發環境支持傳統的IBM PPC405開(kāi)發環境，Xilinx提供了相應的系統集成開(kāi)發環境和(hé)GNU軟件開(kāi)發工具包支持。第三方軟件開(kāi)發商Wind River和(hé)Montvisa已分别宣布其VxWorks和(hé)HardHat Linux實時(shí)操作(zuò)系統（RTOS）及其集成開(kāi)發環境支持Virtex II Pro 系列FPGA，Insight和(hé)Avnet已開(kāi)始銷售含有(yǒu)Virtex II Pro FPGA的高(gāo)端評估闆。依元素科技(jì)也推出了用于開(kāi)發PowerPC系列處理(lǐ)器(qì)的GNU集成開(kāi)發工具和(hé)利刃®系列調試工具，以及含有(yǒu)PowerPC處理(lǐ)器(qì)的原型評估闆。

　　4 基于Internet可(kě)重配置邏輯（IRL）

　　4.1 IRL技(jì)術(shù)的基本特征與應用

　　Internet Reconfigurable Logic (IRL)是Xilinx倡導的一種新的FPGA設計(jì)理(lǐ)念，其核心是通(tōng)過Internet對遠程設備的硬件設計(jì)和(hé)軟件程序進行(xíng)升級、重構、調試和(hé)監控，這種設計(jì)理(lǐ)念伴随着嵌入式Internet技(jì)術(shù)的蓬勃發展必将對嵌入式設備的設計(jì)模式産生(shēng)深遠的影(yǐng)響。

　　IRL包括三個(gè)方面的基本要素：
 
       Ø 含有(yǒu)配置bit流或應用程序的主機

　　Ø 含有(yǒu)配置功能的目标系統

　　Ø Internet或遠程訪問介質

　　在Internet環境下，可(kě)通(tōng)過Web Browser訪問遠程目标機，通(tōng)過HTTP、FTP協議、Java Applet和(hé)CGI等功能實現數(shù)據、文件傳輸和(hé)交互控制(zhì)功能。在某些(xiē)特殊環境下，遠程訪問介質可(kě)以是PSTN、無線網絡或其它特殊媒介，這在某些(xiē)工業控制(zhì)場(chǎng)合以及軍事應用中是常見的。

　　IRL技(jì)術(shù)可(kě)以應用于許多(duō)場(chǎng)合，諸如：在部分功能沒有(yǒu)完成全面測試之前就可(kě)以先将産品投放市場(chǎng)；故障設備的遠程維護；遠程修複産品使用過程中發現的Bug；對已售出的産品升級新的功能；對新出現的标準和(hé)協議予以支持等等。總而言之，采用IRL技(jì)術(shù)将帶給我們的産品三個(gè)明(míng)顯的優勢：縮短(duǎn)産品上(shàng)市時(shí)間(jiān)；減少(shǎo)産品維護費用；延長産品生(shēng)命周期。

　　4.2 IRL技(jì)術(shù)的設計(jì)實現

　　在基于Web Browser的條件下，主機端的應用程序将達到最簡化，主機端無需安裝任何特殊應用程序就可(kě)完成對遠程設備的操作(zuò)，這種簡化對用戶而言是必要的。這樣，目标機的設計(jì)就是IRL技(jì)術(shù)實現的全部內(nèi)容。

　　一般而言，目标機端IRL模塊應實現以下功能：

　　Ø 以太網或Modem接入

　　Ø TCP/IP或TCP/IP+PPP協議棧

　　Ø Http Web Server

　　Ø 支持CGI、ASP或Java Script

　　Ø FPGA配置時(shí)序，至少(shǎo)支持JTAG配置模式

　　Ø 足夠的存儲空(kōng)間(jiān)和(hé)配置故障恢複功能

該這種實現方式是一種基于單片機或專用處理(lǐ)器(qì)的IRL實現方式。Avnet推出了基于PowerPC和(hé)PMC總線的高(gāo)端IRL技(jì)

術(shù)評估闆。

　　在本文研究的SOPC設計(jì)技(jì)術(shù)的基礎上(shàng)，FPGA甚至能夠通(tōng)過內(nèi)部嵌入式處理(lǐ)器(qì)內(nèi)核（如Micro Blaze和(hé)PPC405）及其軟件支持，實現對自身的重構和(hé)升級。

　　5 結束語

　　随着可(kě)編程邏輯器(qì)件工藝的不斷進步和(hé)開(kāi)發工具的不斷增強，FPAG将更加廣泛的應用在各個(gè)領域，FPGA的将在更廣泛的範圍普及，成本和(hé)價格将不再成為(wèi)我們拒絕在設計(jì)中采用FPGA的理(lǐ)由。我們有(yǒu)理(lǐ)由相信，SOPC、IRL等設計(jì)理(lǐ)念将會(huì)對我們的設計(jì)方式産生(shēng)新的變革，也必将給每一位嵌入式工程師(shī)帶來(lái)有(yǒu)益的思路和(hé)更加寬廣的創意空(kōng)間(jiān)。

　　參考資料：

　　1 Programmable Logic Data Book, Xilinx Inc, 2000

　　2 Virtex II Pro FPGA User’s Manual, Xilinx Inc, 2002

　　3 Micro Blaze Development Kit User’s Manual, Xilinx Inc, 2002

　　4 嵌入式系統設計(jì)綜述，呂京建等，單片機公共實驗室，2001

　　4 數(shù)字刀劍®系列FPGA評估版用戶手冊，依元素科技(jì)Inc，2002